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    台积电宣布完成5nm基础设施设计 并开始试产

      [  中关村在线 原创  ]   作者:姜凯译   |  责编:李诺

      据外媒报道,台积电近日宣布完成对5nm工艺的基础设施设计,晶体管密度和性能得到了进一步提升,台积电的5nm工艺将再次采用EUV技术,从而提高产量和性能。

    台积电宣布完成5nm基础设施设计 并开始试产

      据台积电介绍,5nm工艺相比其自家7nm工艺提升很大,以Arm Cortex-A72内核为例,工艺改进使得逻辑密度提高1.8倍,时钟频率增加15%,SRAM和模拟电路面积减少。这意味着每个晶圆的芯片数量更多。台积电还为硅设计流程方案提供在线工具,这些方案针对5nm工艺进行了优化。目前台积电现已开始风险生产。

    编辑观点:

      台积电的制程开发速度一直很有效率,不过5nm什么时候能量产还是说不准的事。相比台积电,英特尔就让人很犯愁了,虽然14nm优化到现在效果很好,但下一代制程只有10nm,已经显得落后了。

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    nb.zol.com.cn true http://nb.zol.com.cn/713/7135973.html report 612   据外媒报道,台积电近日宣布完成对5nm工艺的基础设施设计,晶体管密度和性能得到了进一步提升,台积电的5nm工艺将再次采用EUV技术,从而提高产量和性能。  据台积电介绍,5nm工艺相比其自家7nm工艺提升很大,以Arm Cortex-A72内核为例,工艺改进使得逻辑密度提高1...
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